« poprzedni punkt  następny punkt »


2. Standardowe liczniki scalone

Dla wygody projektantów firmy produkujące układy scalone wytwarzają różne rodzaje liczników. Najczęściej spotykane są liczniki czterobitowe wyposażone w specjalne wejścia sterujące ich pracą. W przedstawianych wcześniej rodzinach układów scalonych synchroniczne liczniki czterobitowe są oznaczane symbolem 7416x (x może być 0, 1, 2 i 3). Liczniki te różnią się działaniem i cyklem liczenia. Przykładowo jedne są szesnastostanowe a inne dziesięciostanowe. Dalej pokazany zostanie jeden przykładowy licznik oraz sposoby jego wykorzystania.

Rysunek IX.15. Symbol czterobitowego licznika synchronicznego

Na rysunku IX.15 pokazano symbol czterobitowego (szesnastostanowego) synchronicznego licznika następnikowego. Układ scalony ma 5 końcówek wyjściowych: cztery wyjścia przerzutników Qi i wyjście CARRY sygnalizujące, że licznik osiągnął swój ostatni stan, tj. stan 1111. Ponadto licznik jest wyposażony w 9 końcówek wejściowych: 4 wejścia (wejścia D0 - D3 przerzutników), 4 wejścia sterujące i wejście CLK dla impulsów zegarowych. Wejście LD służy do wprowadzenia (ładowania) informacji z wejść D0 - D3 do przerzutników. Wejście CLR (wejście zerujące) służy do wprowadzenia licznika w jego pierwszy stan 0000. Kółka narysowane przy wejściach LD i CLR oznaczają, że ładowanie i zerowanie licznika następuje gdy na te wejścia podane zostaną zera logiczne (aktywny jest poziom zera).

Wejścia CEP i CET są wejściami zezwalającymi. Wejście CEP jest zwykłym wejściem uaktywniającym zliczanie, a wejście CET uaktywnia wyjście CARRY. Liczenie odbywa się gdy na obu wejściach jest jedynka.

Dla wygody projektantów licznik taki wykonywany jest w dwóch odmianach. Różnią się one działaniem wejścia CLR. Wejście to może być synchroniczne i wtedy zerowanie następuje w czasie koincydencji niskiego poziomu sygnału na wejściu CLR i zbocza impulsu zegarowego. Wejście to może być także asynchroniczne i wtedy licznik będzie zerowany niskim poziomem na wejściu CLR. Wejście LD dla opisywanych liczników jest wejściem synchronicznym.

Wejście LD i CLR można wykorzystać do skrócenia cyklu liczenia, tj. zmniejszenia liczby stanów licznika.

Rysunek IX.16. Licznik ze sprzężeniem zwrotnym przez wejście CLR: a. układ, b. przebiegi czasowe podczas przejścia ze stanu 9 do 0

Na rysunku IX.16.a pokazano sposób wykorzystania wejścia CLR do zmniejszenia liczby stanów licznika. Na wyjściu bramki NAND pojawi się zero logiczne (aktywny sygnał dla wejścia CLR) wtedy, gdy licznik osiągnie stan 1010 (Q3 = 1, Q2 = 0, Q1 = 1 i Q0= 0). Jeśli wejście CLR jest wejściem synchronicznym, to licznik będzie jedenastostanowy (stany od 010 do 1010) ponieważ mimo tego, że na wyjściu bramki NAND zero pojawi się już w stanie 1010, to zerowanie nastąpi dopiero po przyjściu impulsu zegarowego.

Natomiast jeśli wejście CLR jest wejściem asynchronicznym, to gdy licznik osiągnie stan 1010, to na wyjściu bramki NAND pojawi się zero, które spowoduje zerowanie licznika. Dlatego stan 0 na wyjściu bramki NAND będzie trwał tyko przez czas propagacji sygnału przez układ sprzężenia zwrotnego. Na rysunku IX.16.b pokazano przebiegi na wyjściach przerzutników w opisanej sytuacji. Sytuacja taka jest uważana za nieprawidłową i dlatego projektantom zaleca się stosowanie synchronicznych wejść CLR do skracania cykli liczenia, natomiast wejścia asynchroniczne stosowane są do ustawiania początkowego stanu liczników.

Rysunek IX.17. Licznik ze sprzężeniem zwrotnym przez wejście LD

Na rysunku IX.17 pokazano wykorzystanie wejścia LD do zmniejszenia liczby stanów licznika. Na wyjściu CARRY pojawia się 1 gdy licznik osiągnie stan 1510. Wtedy na wyjściu bramki NOT pojawi się zero logiczne, a więc aktywny sygnał dla wejścia LD. Do licznika zostanie wpisane słowo znajdujące się na jego wejściach D0 - D3, czyli w tym przypadku wartość 510 (0101). Dlatego układ na rysunku IX.17 jest licznikiem jedenastostanowym (stany od 5 do 15).

Rysunek IX.18. Licznik z podwójnym sprzężeniem zwrotnym przez wejście LD i CLR

Na rysunku IX.18 pokazano sposób zmniejszenia liczby stanów licznika wykorzystujący zarówno wejście LD jak i CLR. Bramka NAND, której wyjście dołączono do wejścia CLR dekoduje stan 1010. Dlatego następnym stanem po stanie 1010 będzie stan 010. Bramka NAND, której wyjście dołączono do wejścia LD dekoduje stan 410. Dlatego następnym stanem po stanie 410 będzie stan 810. Pokazany układ będzie licznikiem ośmiostanowym a jego sekwencja stanów będzie: 0, 1, 2, 3, 4, 8, 9, 10, 0, .......

Rysunek IX.19. Sposób łączenia wielu liczników celem zwiększenia liczby stanów

Projektanci stają też przed problemem zwiększania liczby stanów licznika. W takim przypadku należy mieć możliwość łączenia ze sobą wielu liczników. Na rysunku IX.19 pokazano jak można połączyć trzy czterobitowe liczniki uzyskując licznik dwunastobitowy, tzn. licznik o 4096 stanach. Najmniej znaczący licznik (po lewej stronie rysunku) zmienia swój stan przy narastającym zboczu każdego impulsu zegarowego (CEP=1 i CET=1). Środkowy licznik zmienia swój stan przy narastającym zboczu impulsu zegarowego ale tylko gdy CARRY najmniej znaczącego licznika jest równe 1 (licznik ten jest w stanie 1111). Trzeci licznik (po prawej stronie rysunku) zmienia swój stan także przy narastającym zboczu impulsu zegarowego gdy CARRY najmniej znaczącego licznika jest równe 1 i CARRY środkowego licznika jest równe 1.


« poprzedni punkt  następny punkt »